IOP (Internet Offload Processor) W7500은 특히 “사물인터넷”을 요구하는 다양한 임베디드 어플리케이션 플랫폼을 위해 ARM Cortex-M0, 128KB 플래시, Hardwired TCP/IP 코어 와 PHY등이 하나의 칩에 통합되어 있습니다. TCP/IP 코어는 통합된 이더넷 MAC을 포함한 마켓에서 증명된 Hardwired TCP/IP 스택 입니다. 이 Hardwired TCP/IP 스택은 수많은 어플리케이션에 오랜 기간 걸쳐 사용되어 오고 있으며 TCP, UDP, IPv4, ICMP, ARP, AGMP, PPPoE 등을 지원합니다. W7500은 인터넷 연결을 필요로 하는 어플리케이션 사용할 수 있도록 특별히 최적화된 제품입니다.
제품 특징
ARM Cortex-M0
48MHz maximum frequency
Hardwired TCP/IP Core
8 Sockets
SRAM for socket: Max. 32KB
MII (Medium-Independent Interface)
PHY
IC Plus (IP101G)
Memories
Flash: 128 KB
SRAM: 16KB to 48 KB ( Min 16KB available if 32KB socket buffer is used, Max 48KB available if no socket buffer is used)
ROM for boot code: 6KB
Clock, reset and supply management
POR (Power-On Reset)
Internal Voltage Regulator : 3.3V to 1.5V
8-to-24MHz external crystal oscillator
Internal 8MHz RC Oscillator
PLL for CPU clock
ADC
12bit, 8ch, 1Msps
DMA
6-channel DMA controller
Peripheral supported: UARTs, SPIs
GPIO
34 I/Os (15 IO x 2ea, 4 IO x 1ea)
Debug mode
Serial Wire Debug (SWD)
Timer/PWM
1 Watchdog (32-bit down-counter)
4 Timers (32-bit or 16-bit down-counter)
8 PWMs (32-bit counter/timers with programmable 6-bit prescaler)
Communication Interfaces
3 UART (2 UARTs with FIFO and Flow Control, 1 simple UART)
2 SPI
2 I2C (Master/Slave, Fast-mode (400 kbps))
Crypto
1 RNG (Random Number Generator): 32-bit random number
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